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publié le 24 Juil 2025 par Hélène HORSIN MOLINARO [1]

Instructions supportées par un processeur RV32IMC [2]
Schéma bloc de la lecture et de la conversion d'instructions sur processeur x86 Skylake [3]
Le processeur Occamy [4]

Contenu principal

Description

L’émergence de l’architecture RISC-V

Cette ressource fait partie du N°116 de La Revue 3EI du 3ème trimestre 2025.

L'hégémonie des cœurs de processeurs ARM dans l'embarqué (STM32, NXP LPCxxx, Qualcomm SnapDragon, Apple Axx...) est remise en cause par une solution ouverte, issue des recherches universitaires. L'architecture de processeurs RISC-V, open-source et très bien documentée, aujourd'hui adoptée par des industriels pour l'embarqué et le calcul haute performance d'un côté et avec des implémentations matérielles publiques de l'autre, est une opportunité pour l'enseignement.

Cette ressource présente l’architecture RISC-V, ses applications industrielles et l’intérêt qu’elle présente pour l’enseignement de l’informatique et l’introduction à la conception de circuits intégrés informatiques. Elle est suivie de la ressource Exemples d'implémentation d'un processeur RISC-V sur un FPGA [5] présentant des exemples pratiques d’implémentation d’un cœur RISC-V sur un FPGA.

Contenu de la ressource :

  1. Qu’est-ce que RISC-V
  2. La philosophie du RISC-V
    1. L’OpenSource
    2. La simplicité
    3. La modularité
    4. La stabilité
    5. La facilité à spécialiser
    6. La Communauté
    7. Les défauts de l’ISA RISC-V
  3. Exploitation pédagogique
Fichiers et liens
Icône PDF L’émergence de l’architecture RISC-V [6]
Contenus associés : 
Exemples d’implémentation d’un processeur RISC-V sur un FPGA [5]
Utilisation de ressources de neorv32 sur un Zybo z7-10 [5]
Cette ressource, complément de la ressource L'émergence de l'architecture RISC-V présente deux exemples d’implémentation d’un processeur RISC-V sur FPGA, en VHDL et Verilog, mettant en évidence la diversité des méthodes et langages permettant de le faire avec simplicité
Ressource pédagogique
Cours / présentation [7]
Auteur(s): 
BALLET Théo [8]

URL source (modified on 25/07/2025 - 09:46):https://sti.eduscol.education.fr/si-ens-paris-saclay/ressources_pedagogiques/lemergence-de-larchitecture-risc-v

Liens
[1] https://sti.eduscol.education.fr/utilisateurs/helene-horsin-molinaro?node=18298 [2] https://sti.eduscol.education.fr/system/files/images/ressources/pedagogiques/18298/18298-instructions-supportees-par-un-processeur-rv32imc.png [3] https://sti.eduscol.education.fr/system/files/images/ressources/pedagogiques/18298/18298-schema-bloc-de-la-lecture-et-de-la-conversion-dinstructions-sur-processeur-x86-skylake.png [4] https://sti.eduscol.education.fr/system/files/images/ressources/pedagogiques/18298/18298-le-processeur-occamy.png [5] https://sti.eduscol.education.fr/si-ens-paris-saclay/ressources_pedagogiques/exemples-dimplementation-dun-processeur-riscv-sur-un-fpga [6] https://sti.eduscol.education.fr/sites/eduscol.education.fr.sti/files/ressources/pedagogiques/18298/18298-lemergence-de-larchitecture-risc-v-ensps.pdf [7] https://sti.eduscol.education.fr/lom-types-pedagogiques/cours-presentation [8] https://sti.eduscol.education.fr/si-ens-paris-saclay/personne/ballet-theo